[心情] 快要口試了

經過這一年的努力，從甚麼都沒有，一點概念都沒有，到現在論文完成在及；回想一切，時間是過得如此快，剛從大陸回來時，聽到自己要做MP3 decoder時有點開心也有點擔心，開心的是我對於這方面都還蠻有興趣的，相信研究的過程中我會能夠更加投入；擔心的是，沒有人可以幫我，一切都得靠自己，以前大學時候做過專題研究，是關於3D處理的硬體實現，雖然學的了不少東西，但我知道是同組同學幫我很大的忙，自己的能力在哪我很清楚。可是論文就不同了，士官自己畢業與否，並且，同樣是碩二的只有我一個，大家也對於MP3 的processing flow一知半解，心情真的是七上八下。

2006.07~08 : 我只能說是我最放鬆的時候了，除了玩還是玩，每天都有新的見識，是我永遠都忘不了的時光。

2006.09~11 : 回歸現實了，積極收集各種關於MP3 decoder的相關論文和講議，我給自己下個目標，在十一月底前要自己完成一個software MP3 decoder. 這也為我後來在實作上奠下充足的background，因為我知道，唯有先動手寫一個prototype，才能讓自己有思考的條件去做硬體化的實作。

2006.12~ 2007.02 : 此段時間的自己，似乎是模糊了焦點；由於先前的prototype有了，自己便去尋找化簡的方式，從HUFFMAN查表，IMDCT的演算法，到filterbank的化簡。總是希望能夠找到一個最快最省的方式來實現，不過也因為這樣我迷失了，認為在運算上的減少就是最佳，卻不能想出是否真正適合硬體電路；而且，這段時間我還是以BCB去實現化簡的方法，也更加凸顯沒有好好從硬體方面去設計。

2007.03~ 04 : 過完年了，新的學期開始，想到自己Balsa的code都還沒動工就驚慌，於是先從測試pipeline的寫法開始，然後使用先前找到的IMDCT演算法去實現，再來是filterBank，anti-alias，reoreder，requantization，Huffman。可是每做完一個stage就要馬上已完成的部分作連結並且驗證，不然很容易不知道bug出現在哪裡。很快，差不多四月中就完成了simulation驗證，不過發現模擬的效能並不好。

2007.05 : 這一個月開始做整合驗證和數據產生，最重要的就是開始寫論文了。對於一個很久沒有寫報告的人來說，起頭真的是很困難；不過還好MP3的東西，幾乎是想說都說不完的，所以一章一章的論文就產生了，當然要謝謝wen的幫忙校正，修改我很多文法上的錯誤。再來就是數據，怎麼說呢? 實在很糟，使用Balsa時，以為是輕鬆的coding，等到真正轉verilog，才發現要找到一個好的寫法是有點難的，手冊上的說明不夠清楚，所以只能自己去try。trace verilog code 發現在variable的使用上balsa是非常耗COST的，也謝謝balsa的作者Andrew的幫忙，讓我知道自己的問題在哪裡。最後，gate count 和 cell area雖然不是很理想，但在整體比例來說也算正常，者也是讓我比較欣慰的。

2007. 06.04 : 口試